微波EDA网,见证研发工程师的成长!
首页 > 研发问答 > 嵌入式设计讨论 > FPGA,CPLD和ASIC > quartus 2 编译后资源为什么占用0%?

quartus 2 编译后资源为什么占用0%?

时间:10-02 整理:3721RD 点击:
小弟刚学quartus 2,我用的是vhdl加原理图输入,vhdl有if语句,怎么编译出来所占资源为0%?

资源分很过吧?比如你不用乘法器的话,它自然是0%,而且还要看芯片了!不知说明白没有?

谢谢二楼
我没用乘法器,所用的芯片是EPM570 ,在0%的情况下,说明芯片能够满足程序需要吧?

高手指教呀
为什么会这样啊?

为什么会这样啊?

关注一下
关注一下

只有人关注,没人回答?

和你的内部逻辑有关系。把编译完了的界面内容(占用了多少FF。),发给我看看,可以吗?

谢谢楼上的,可能是罗辑原因,中间断了!,目前在优化处理!

上一篇:Verilog新手求助~~
下一篇:dve和VCS modelsim

Copyright © 2017-2020 微波EDA网 版权所有

网站地图

Top