dc生成的.v文件怎么仿真？
时间：10-02
整理：3721RD
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design compiler生成的.v文件如何仿真?用verilog－xl或者ncverilog?怎么加入库文件?
拜托大侠们帮帮忙了
和rtl仿真是类似的，只不过所加入的库不一样了
只是需要记得找到使用的库文件，例如SMIC18的仿真文件是SMIC18.V，然后放在一起就可以跑仿真了。
多谢了，我试试
我把库文件方上后，出现error：cannot open source file ".v"是怎么回事呢?
一种方法是：将单元库如smic18.v编译到设计库中。
另一种方法：如使用verilogXL，在选项中加上 -v smic18.v即可。
就是将库文件和设计文件一起编译，仿真即可
same way