大家都已被synopsys洗脑了

为了钱

自己菜就不要说人家工具不好,懂不?

tool bug 与我有什么关系，
你脑袋被踢了

systemC用来做验证不错，如果能够做完美的综合，那一定会红的。

systermverilog 大势所趋

SystemC 没有用过，不过SystemVerilog的确不错，比Verilog来说方便多了。

呵呵~！

不同的语言有不同的优势。

小编真TMD的,被猪踢蠢啦,难道SystemC,Systemverilog不是工具吗

Well... in my view, SystemC and Systemverilog are Languages, not Tools. Tools for example will be the editor for these languages.

which one is better... 见仁见智 lor.
personally, i think SystemVerilog is bette, because it is a combination of systemC and Verilog, good for both design and verification.

假洋鬼子:语言是不是工具?

关键是作数字设计的人都是硬件出身，很少有很深刻的C++的思维方式，这是systemC推广受阻最根本的原因，窃以为！

鄙视乱说的

ding 一下啊。。

没办法， 新思现在强啊

不知小编是不是发牢骚，如果你能给出更全面的证据来，我们也许还能接受......

thanks for sharing ！

还是要看市场定位和推广吧?

个人觉得systemverilog是趋势

They target different design phase, different market.For modeling and micro-architecture analysis, sc have an absolute edge.
For verification, who knows.

做得好，没办法

那個工具也不錯，好工具就加減使用。

没有用systemverilog，一定要看看。

语言重要吗?能加速设计。
但真正重要的是设计本身，语言和工具是实现方式，无论那种语言，也花不了太多的时间去学习，用其长，避其短。

sv是趋势啊
sv是趋势啊,喜欢不喜欢都要用它

为什么会这么说呢

还行吧