累加器的时钟选择？

到底应该是数据变化快?还是时钟变化快那?

时钟变化快的情况，会重复累加同一个值。如图所示：

由于网速问题，没能看清你贴的波形图，如果累加器时钟速度大于数据累加的速度，那么可以使用反映数据累加速度的一个信号作为使能信号控制累加寄存器的输入置入

建议
你对时序的理解有问题，同步设计，数据（信号）都在时钟的上升延变化，怎么说哪个快?

没看懂

没看懂问题。

大概看了一下
首先你的accin变化频率肯定不能比时钟快,不然采不到了.
你的累加器应该是一个同步系统,怎么来触发累加这个动作是你自己定义的,是每个时钟都累加还是只有当输入变化时才累加,这些你都没有定义清楚.
等你定义好了就是时序配合的问题了.
另外时钟选择应该看你整个系统对时钟的要求,如果是单时钟系统的话.

每4个数据产生一个新时钟,作为累加器的数据输出时钟

的确没看懂问题啊

你说的是时钟变化快，还是数据变化快，对与寄存器使用的时钟来说，肯定是时钟比数据变化快，但是如果与其它地方的同源时钟比较，哪需要看你这个时钟的偏斜程度，需要查看时序分析报告