FPGA和DSP的时钟倍频模块是怎么实现的？

FPGA和DSP的时钟倍频模块是怎么实现的?
FPGA里面叫DCM，DSP里面叫做PLL，都能实现输入一个倍频数据和分频数据，得到期望的频率输出。eg：12M*7/4=21M
但是这个模块是怎么实现的呢? 如果是锁相环实现的，那么是数字实现的还是模拟实现的呢?
或者说，能不能在一个12M输入时钟的作用下，不使用FPGA的DCM等时钟模块，自己用HDL编写一段代码，实现输出81M的时钟信号呢?
数字PLL究竟能否实现频率倍增?
本人不解，请大虾指教！

谢谢了，请大家指教！

应该都是使用数字锁相环来实现的

好象ALTERA是模拟PLL，XILINX是数字PLL?

自己编代码肯定实现不了小编的功能，Thinking by Hardware！