请教高手,仿真问题?实在是怪
时间:10-02
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请教高手,仿真问题?实在是怪
我用的是altera公司的Qartusii进行一个状态机的仿真,在进行功能仿真时,结果是正确,但是进行时序仿真时,出现错误:当clk的周期是40ns时,仿真结果是正确的,但是当周期变成10ns时,结构就出错,一开始输出的状态保持的时间长了,在下一个时钟沿时,状态的值不跳转。我有仿真了一次这次结果是状态输出都变成了0.
实在是不明白,高手救救我!
我用的是altera公司的Qartusii进行一个状态机的仿真,在进行功能仿真时,结果是正确,但是进行时序仿真时,出现错误:当clk的周期是40ns时,仿真结果是正确的,但是当周期变成10ns时,结构就出错,一开始输出的状态保持的时间长了,在下一个时钟沿时,状态的值不跳转。我有仿真了一次这次结果是状态输出都变成了0.
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不知道,帮小编顶下
设计中有很多时钟吗?考虑一下跨时钟域导致的问题!
可能这个设计的最高频率达不到10ns吧 ,看下时序分析报告
设计在100MHz时钟时不能满足时序,跑不了那么快。
速率达不到 当然了
多个时钟导致 速率限制吧
小编说详细点
仿真吗还是用modelsim的好。
是不是仿真时序的约束有问题啊
FPGA 跑不了这么高的频率吧
