微波EDA网,见证研发工程师的成长!
首页 > 研发问答 > 嵌入式设计讨论 > FPGA,CPLD和ASIC > 求助一个小问题

求助一个小问题

时间:10-02 整理:3721RD 点击:
如何用VERILOG代码编写一段程序
判断两个脉冲的高电平的长短?
谢谢

用一个比这两个脉冲频率高的时钟去采集这两个脉冲的上下沿,上升沿和下降沿之间做一个计数,时钟长度乘以计数数值就是高电平的持续时间

可以在网上搜一下。这样的例子很多

用频域分析方法,
高频能量较多的是长脉冲,反之是短脉冲

Copyright © 2017-2020 微波EDA网 版权所有

网站地图

Top