在使用dcfifo时遇到reset后不稳定的问题，如何解决
时间：10-02
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问题是这样的 使用异步fifo来在两个不同的时钟域中传数据，但是在对整体使用reset信号后（由软件写入的复位）会出现极其不稳定的状态，哪位高手有这方面的经验希望不吝赐教
1. 不稳的具体现象?
2.总体复位影响哪些信号?
3.复位是异步?
1.我是使用从fpga的输出fifo（异步，两个时钟的fifo）读数来计算速度的。计算同一个东西，速度会有很大的差别，并且总量上会有差别。
2.复位信号是由软件写入，作为全局复位
3.复位是异步信号
再想问的是：dcfifo的满和空信号的使用有没有什么技巧? 我提出的问题是不是可能由读和写满空信号不一致造成的?
我QQ是260788651 欢迎各位高手指教
2个时钟的相位关系是随机的么?
复位后哪个时钟先对FIFO操作?
全局复位?就是说整个FPGA复位，是吗?那么2个时钟在复位后是啥情况呢?