请教D触发器的VHDL描述问题

请教这两段代码在电路里那个更规范?有何优缺点?
1):
process(clk)
begin
    if clk'event and clk='1' then
       cnt<=cnt+'1';
    end if;
end process;
process(clk)
begin
   if clk'event and clk='1' then  
      out<=cnt;
   end if;
end process;
2):
process(clk)
begin
    if clk'event and clk='1' then
       cnt<=cnt+'1';
    end if;
end process;
process(clk)
begin
   if clk'event and clk='0' then  
      out<=cnt;
   end if;
end process;

process(clk)
begin
   if rising_edge(clk) then
      D<=IN；
   end if；
end process;

计数器锁存输出，第1段代码是时钟上升沿输出，第2段代码是时钟下降沿输出

guanzhu

3楼说得对啊

非常感谢各位的讨论，现在就是想弄明白用上升沿采和用下降沿采有什么区别?欢迎大家继续讨论

小编的是计数器吧.不是D触发器啊...

第一个代码两个触发器都用上升沿
第二个代码 计数器用上升沿 输出用下降沿
应该第一个更好些，便于时序分析

第一个好实现些,我是这么认为的

采用一种沿触发比较好