xilinx 编译时run out of memory

时间：10-02 整理：3721RD 点击：

我使用的是xc4vlx200的芯片，电路占用了芯片的40%slice和85%ram16s。在ISE7.1环境下编译，选择timing-driven选项，MAP时run out of memory，还没有加时序约束。高版本的ISE就更占内存了。
换了单条2G的内存，加时序约束后也编译通不过，同样提示内存溢出的问题。
请高手赐教：除了将工程分割，有什么方法可以在编译时减少内存的使用量（使用什么软件和软件的参数设置）。
非常感谢

上一篇：请大家推荐FPGA开发板
下一篇：求LTC2624的VHDL测试程序

FPGA ASIC quartus Xilinx vivado verilog ALTERA CPLD 集成电路相关文章：

FPGA Verilog HDL 设计实例系列连载------交通灯的控制
vHDL语言 t触发器使用ISE自带的仿真激励文件如何写呀！求
关于Rx receiver的问题
转：用fpga 实现图形算法的硬件加速设计有源码
我的FPGA学习步骤
FPGA基础学习笔记--组合逻辑电路-多路选择器与多路分解器