求助：FPGA的差分输入
时间：10-02
整理：3721RD
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电路板上定义的时钟是差分输入的，但是在程序里面都变成了单边信号。怎么回事啊?
差分只是电气特性，是硬件指标；程序知识逻辑特性，是软件指标。
是单端还是差分并不影响逻辑代码。
You can use single end by ground the negative end.
OR FPGA IO convert differential pair to single signal inside the FPGA.
FPGA有专用的差分输入引脚,如LATTICE的FPGA.
差分对到FPGA内部就是一个信号啊