question of verilog and VHDL mix language simulation on modelsim
时间：10-02
整理：3721RD
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HI,
我用modelsim跑verilog和VHDL混合語言的模擬並產生FSDB來看波形，其中verilog module有呼叫VHDL module，
我可以看到verilog module裏的所有信號，但VHDL module卻看不到任何一個信號，請問modelsim要如何設定才可以同時dump verilog and VHDL module的信號到FSDB。
謝謝
我用modelsim跑verilog和VHDL混合語言的模擬並產生FSDB來看波形，其中verilog module有呼叫VHDL module，
我可以看到verilog module裏的所有信號，但VHDL module卻看不到任何一個信號，請問modelsim要如何設定才可以同時dump verilog and VHDL module的信號到FSDB。
謝謝