求助高手: RTL不一致问题, 急！

我们实验室用了一个工具生成RTL代码,
但是verilog 的上FPGA不对, VHDL上FPGA对.
怎么找他们的不同点? formality? 有谁可以帮我做Formality吗? 或者有什么好的建议吗?
代码不太大.