在Quartus 6.0版本里，怎么设置从同一个PLL 里出来的时钟为不相关时钟？

请教各位：在Quartus 6.0版本里，怎么设置从同一个PLL 里出来的时钟为不相关时钟?
比如：用一个个PLL，分别生成了100M，50M，25M的，希望在时序约束的时候，这几个时钟不相关，求教怎么设置?

不相关什么意思，相位关系随机?

能把问题说清楚点吗

关于问题
所谓的不相关，就是希望在时序分析的时候，忽略掉两个不同时钟之间的路劲。 比如同一个模块，用了两个时钟做切换， 一个快时钟，和一个慢时钟，当工作在需要快的时候，用快时钟，而工作在慢的时候用慢时钟，但是时序分析的时候，会把这两个时钟一起做分析，就导致出来时序不满足情况。所以，希望找到办法，能把这两个时钟设置为不相关，这样就可以进行屏蔽掉。 在《Altera FPGA/CPLD 设计（基础篇）》里提到设置为 abosulte 时钟，那是在Quartus 5.0里可以做到，但是在Quartus 6.0里没有找到这个设置， Assignment 里都没有这个选项，所以求教各位，怎么解决这个问题的? 谢谢！

补充一点： 这两个时钟是由同一个锁相环PLL 产生的不同频率的时钟。