求助：综合时的一个error，求指教！

我的一个verilog代码在综合时总报错，请求指点。
Error：A reg can only be assigned with all RTL assignments or all procedural assignments near symbol ";" on line 74 in file XXX.v
代码如下：
           if(five_change！=8'b00000000)
                begin
                  five_temp <= five_temp-8'b00000001;
  74            change <= 3'b001;
                  to_pr <= to_pr-6'b000101;
                  state_change <= five_change;
                end
          else
                .........
不知道是什么原因，高手给解释一下，多谢多谢。

这是告诉74行的语句被生成了一个锁存器。