请教PLL倍频问题
时间：10-02
整理：3721RD
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之前用的是12MHZ的晶振，比较容易得到192MHZ的时钟信号
现在改为7.6MHZ，要求Mdiv[5:0], Ndiv[5:0]
请问能用PLL倍频得到192MHZ的信号么?
3x
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有难度。192/7.6=480/19,还是可以实现的
PLL工作原理是先倍频在降频。
12M到192M，直接倍频，VCO可以做到192M就可以了。
如果输入是7.6M，192/7.6=480/19， PLL得先倍频480倍到3.648G。
你这个PLL没有这么大本事吧?
used in FPGA or ASIC? If ASIC, it's not possible except that you have PLL ip.
使用FPGA实现：2个PLL级联，第一个PLL7.6X20/19=8MHz，第二个PLL8X24=192MHz