请教关于高扇出的问题

如果说一个设计中有一个加法器去驱动32个乘法器，关键路径为一个加法器（负载32个乘法器）和一个乘法器；那么一个加法器去驱动32个寄存器，这时的关键路变为一个加法器的延时，是否后者的时钟频率会更高呢?
（后者一个加法器驱动32个寄存器是否叫高扇出呢?）

看不懂你的问题
你是说高扇出会带来更多延时还是啥意思?

就是说两种设计那个的关键路径延迟要小一些

为什么不是一个加法器的输出直接复制,然后各驱动16个乘法器呢?

当然是后一种频率高了

应该不是的，我认为第二个也是二者之和