verilog的综合问题

我用verilog写了个i2c master的程序，
打算用一个外部信号(en)初始化内部信号和寄存器值，然后开始工作
在modelsim里仿真没什么问题
可是用webpack综合的时候出问题了，说有几个reg发现multiple drivers错误。
什么情况下才会出现这种错误啊?如何避免这种错误?
另外：
wire p_scl,p_sda;
  assign scl=p_scl;
  assign sda=p_sda;
  pullup puscl (p_scl);
  pullup pusda (p_sda);
上面这段有问题没?综合的时候说Unsupported gate instantiation. 错误。

这个是说在你的综合库里面，找不到pullup 这种cell。

另外，双向/三态的功能一般是调用PAD来实现的。

这个东西还是很先进啊