微波EDA网,见证研发工程师的成长!
首页 > 研发问答 > 嵌入式设计讨论 > FPGA,CPLD和ASIC > 使用宏编译指令时出错了,为什么?

使用宏编译指令时出错了,为什么?

时间:10-02 整理:3721RD 点击:
'define WIDTH 4
module Gray_ji_shu_qi (output reg [' WIDTH-1:0] gray,
                       input clk,
                      input rst_n);
reg[' WIDTH-1:0] gnext,bnext,bin;
integer i;
always @(posedge clk or negedge rst_n)
if(!rst_n)
gray<=0;
else
gray<=gnext;
always @(gray) begin
for(i=0;i<4;i=i+1)
  bin=^(gray>>i);
  bnext=bin+1;
  gnext=(bnext>>1)^bnext;
    end
endmodule
高手指点下,为什么会出现下面的情况啊?我用quartusII6.0.
Error (10170): Verilog HDL syntax error at Gray_ji_shu_qi.v(1) near text "'d";  expecting "module", or "macromodule", or "primitive", or "(*", or "config", or "include", or "library"

please check "begin... end"
please check "begin... end"

聊天室
聊天室 是免费视频聊天室,免费提供帅哥美女视频语音聊天交友.视频交友,约会交友.
聊天室 有美女视频聊天室,适合您和帅哥美女视频艳舞聊天交友.才艺展示,互动表演.
聊天室 有多人视频聊天室,真正真人的帅哥美女面对面聊天交友.白领交友,爱情交友.
聊天室 是专业互动视频平台,全球华人视频聊天社区现场视频表演.美女对战,绝对劲爆.
聊天室 是网络最大的一个视频聊天交友网站,注册会员已超过360万,得到网友极力欢迎.

define 比parameter好吗?

Copyright © 2017-2020 微波EDA网 版权所有

网站地图

Top