请教alteral true dual port ram 综合问题，不胜感激！
时间：10-02
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请教高手一下一个问题：
我按照alteral的模版做写了个true dual port ram的代码，是用8192和1024的两个这样的ram拼成一个9216深度1bit位宽的ram，分别命名为dual_ram_a.sv ,
dual_ram_b.sv 和他两的顶层dual_ram.sv ,这三个模块综合时，能给出我想要的true-dual-port-ram,一共用了两个FPGA的ram资源，跟期望中的一样，但当我做的
这个ram和我的顶层top.sv一起综合时，给出的却是用写了4个FPGA 的ram资源，而且给出的都是 simple-dual-port-ram,不管我怎么改代码都是这样，感觉好纳闷。请高手指教一二，不胜感激！
对了，我用的是alteral 的cyclone iii 120的FPGA，做这种ram时，我要求一端可读刻写，另一端只读，写使能一直为0;
我按照alteral的模版做写了个true dual port ram的代码，是用8192和1024的两个这样的ram拼成一个9216深度1bit位宽的ram，分别命名为dual_ram_a.sv ,
dual_ram_b.sv 和他两的顶层dual_ram.sv ,这三个模块综合时，能给出我想要的true-dual-port-ram,一共用了两个FPGA的ram资源，跟期望中的一样，但当我做的
这个ram和我的顶层top.sv一起综合时，给出的却是用写了4个FPGA 的ram资源，而且给出的都是 simple-dual-port-ram,不管我怎么改代码都是这样，感觉好纳闷。请高手指教一二，不胜感激！
对了，我用的是alteral 的cyclone iii 120的FPGA，做这种ram时，我要求一端可读刻写，另一端只读，写使能一直为0;
对充下，我的邮箱为chenghewu@163.com.
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还有我发现alteral的模版的代码的ram地址和有效数据输出的时延是1个clk
但综合出来的RTL显示却要2个clk，它把使能信号和地址都锁存了，输出数据也
锁存了。但模版的代码使能信号和地址都是没有锁存的。这样的话前仿真和综合
后的仿真的时序是不是会不一样啊，这怎么会这样子呢?
有点复杂，等高手