静态时序约束如何做？
时间：10-02
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请问有经验人士FPGA的静态时序约束到底怎么做啊，没有FPGA器件的具体setup time 、hold time ,以及一些电路延时参数，跟本没法做约束啊，还请大牛说明一下实际的约束流程
这样做
分成2部分：
1，IO接口的静态时序约束
2，工作时钟频率约束
FPGA vendor提供时序模型，静态时序分析工具对布局布线后的网表根据时序模型里头的数据进行分析，检查是否满足建立、保持时间
为什么一般情况下我都用不到时序约束，写完代码直接在ISE里面综合，实现就可以拿来用了，那时序约束的价值体现在哪里?
和设计有关的吧
当设计要求速度和一些特殊的时序以及资源要求不高的时候，哪怕不约束或者约束很松也能达到要求的，你可以看下你FPGA选型的最高速度支持以及资源，如果逼近了这个数值，那么对于设计的约束就是一个大的考验了。