FPGA中如何对布线长度做约束

现想在一片Xilinx Virtex-5 FPGA中映射多个路由器组成的网络，要求路由器之间的连线基本等长，如何对FPGA中布线的长度做相应约束?并且能否提取出布线完成后实际线长的信息?
请达人赐教！谢谢！

你用的軟體是幾版?有差別喔

学习中

期待高人解答
针对Altera和Xinlinx分别该怎么做呢
quartus or ISE

等待学习ing

我也想知道

怎么在工具只设置不是很清楚。
但是如果在设计中注意一下两个DFF之间的逻辑不要太过复杂。用到FPGA中的硬核时，注意约束一下硬核的位置。一个合理的floorplan也可以减少布线延时。

期望学习！

期待高人解答
针对Altera和Xinlinx分别该怎么做呢
quartus or ISE