cyclone II系列的FPGA内部的FIFO的读写怎么老不稳定阿？

我最近用cyclone II的FPGA内部的异步FIFO和DSP芯片之间通信，数据写入FIFO之后给DSP发通知信号，然后DSP读数，但是读到的数老不稳定，就是全部的数都往前或往后挪，想来想去觉得FIFO的读请求和读时钟的沿没配对。
请各位大虾赐教

换个fpga试试,如果你的模块没有问题,可能是fpga出了问题

fpga到dsp的时延你考虑了么?有可能是那的毛病

谢谢两位楼上的帮忙。我后来怀疑是Quartus里边的lpm_dcfifo这个模块有问题，就换了一个ram来代替fifo，这样之后dsp受到的数是稳定的。

你应该考虑下你的FIFO的设计情况
并不能说换个ram搞定就是fifo有问题吧?

FIFO 有问题的可能很小

请直接用ram
fifo用起来方便，但是不稳定，占资源

DSP和FPGA的时钟之间相差多大?
个人觉得最好一样

刚入手，学习。

如果是FIFO的问题，可能就要关注时序了
内部的FIFO使用起来很简单，一个读一个写
注意时序问题，考虑各种异常。防止因为疏漏导致结果不受控