画出下面两个状态机的逻辑综合图，并说明两种写法的优缺点，望高手指点！

always @(posedge clk or negedge rst)
    if(！rst)
      begin
         state<=0;
        out<=4'b0000;
      end
   else
     case(state)
        0:
         begin
            state<=1;
            out<=4'b0000;
         end
       1:
         begin
            state<=0;
            out<=4'b0001;
         end
    endcase

always @(posedge clk or negedge rst)
    if(！rst)
      state<=0;
    else
    case(state)
        0:state<=1;
        1:state<=0;
    endcase
   
    always@(state[/email])
    if(！state)
      out=4'b0000;
    else
     out=4'b0001;