求救，关于FPGA作为存储器的问题！

现在有这样一块板子（自己做的），一个PowerPC的DDR接口与FPGA的引脚连接在一起，PowerPC的DDR接口似乎只能作为DDR或SDRAM的接口使用，也就是说会满足DDR或SDRAM的时序。现在要从FPGA中将FPGA处理的数据读出来，那就是说要把FPGA看作一个DDR或者是SDRAM，并且配合DDR或SDRAM的时序来操作，不知道这样能不能实现。
好像没有看到过FPGA这样使用的先例，而且这样使用也很没有必要，但板子已经做好了，不能修改，所以请各位大虾们帮帮忙，看这种方法的到底可不可行，是实行起来有难度，还是根本就不可能实现，具体是什么原因导致不能实现?
在线等答复，非常感谢！

这个很强，　帮顶！
个人觉得这相当于在fpga里面要设计出ddr memory的io时序了。如果对频率要求不高的话，应该也可以做，但是耗费的开发时间和资源应该不小。还不如重新作一pcb呢?
还有对powerpc的ddr管脚不是很清楚，这些管脚能配制成一般的io么?