学vhdl还是verilog？请指点

建议学verilog
当然，当你学会一种再学另外一种会很快的，想通的。
现在工业界用verilog的多。
我是做模拟的，学过VHDL，都忘了。

verilog要比VHDL好学得多

貌似美国用verilog多，欧洲VHDL

建议VERILOG

Recommend SystemVerilog for:

• design
• verification
• and assertion

verilog吧，和c的语言风格很相似

VHDL的语言风格和C语言的也很相向，如果你有C语言的基础，VHDL就会很快上手，如果用Quartus ii软件实现的话就要注意很多东西，用max+plus相对注意的东西会比较少一些

同意，但verilog是基础

建议学verilog
当然，当你学会一种再学另外一种会很快的，想通的。
现在工业界用verilog的多。

语言无所谓了，
学那个都可以。
verilog简单点。

VHDL相对要求严格一些，Verilog和C类似，上手比较快
我是学VHDL的，现在发现很多的参考代码都是Verilog，烦啊

建议学Verilog
Verilog比较容易上手！而且语法规则相对而言比较接近C语言！
学好这个再学其它的更快阿！

我 是 用verilog 的 ，VHDL学校里基本上人人都听说或接触过
和常人一样，我学校里学到的VHDL是白痴级的，但是现在用熟了VERILOG
随便拿段VHDL来，肯定能明白！
老是说VERILOG象C，其实象库，包这些概念，VHDL才有C象呢，因为抽象高点嘛
BT，systemverilog 要学好感觉好大的挑战啊！

verilog

感觉C->verilog,C++->systemverilog
会C/C++学这两门太easy了！

推荐VHDL,语言描述更标准化，一目了然。

我 的感受
我都使用，我开始学VHDL，后来油 用verilog，学回verilog用了一个星期。
一个最大的优点 Verilog是行为描述更方便灵活，像C语言一样 。
对逻辑描述来说 ，我觉得两个都一样，因为verlig虽然更灵活点，但是 写 出好的硬件代码，在描述时 应该尽量接近 实际的逻辑结构，这时，就会发现，他俩几乎没有什么区别，if，case，仅仅两个结构为我们常用，仅仅格式有 细微 差别而已

一直用verilog
vhdl没学会

看你做什么用的,两个都学只有好处没坏处

建议使用Verilog！

都比较重要，可以的话都学一下吧！