verilog编程规范

1.
一个module一个文件。
2.
文件名根据内容来命名，如
果是task，那么名字的后缀应
该加上_task来表示文件内是一
些task。
3.
文件名要有意义，描述文件
内容。
4.
第一个字符必须是字母，允
许使用数字和字母以及下划线
5.
如果名字中有几个单词那么
要用下划线隔开
6.
文档和代码中的名字要一致
7.
宏定义和参数全部用大写，其他最好都用小写
8.
宏定义要在顶层模块，因为它是全局的
9.
单个例化时，使用同模块相同的名字，如果有多个例化，加后缀
10.信号名的后缀有很多来表示信号的属性，如
  _z 高阻信号
  _b 低有效信号
11.
在自模块命名上，需要跟上所有上层模块名字作为前缀
12.
整个设计中使用一致的信号名
13.
信号名长度不超过32个字符

2008年7月19日
10:21
输入信号放在右面，输出信号在左面
同一层次左端对齐。initial，always等语句快的begin关键词跟在本行的末尾。相应的end与initial，always对齐。这样的好处是避免begin独占一行而造成行数太多。//后应有一个空格