求助verilog
时间：10-02
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dctub #(coef_width, di_width, 3'h0)
dct_block_0 (
.clk(clk),
.ena(ena),
.ddgo(ddgo),
.x(sample_cnt[2:0]),
.y(sample_cnt[5:3]),
.ddin(ddin),
.dout0(dout_00), // (U,V) = (0,0)
.dout1(dout_01), // (U,V) = (0,1)
.dout2(dout_02), // (U,V) = (0,2)
.dout3(dout_03), // (U,V) = (0,3)
.dout4(dout_04), // (U,V) = (0,4)
.dout5(dout_05), // (U,V) = (0,5)
.dout6(dout_06), // (U,V) = (0,6)
.dout7(dout_07) // (U,V) = (0,7)
);
dctu #(coef_width, di_width, v, 3'h0) dct_unit_0 （
#(coef_width, di_width, v, 3'h0)
是什么意思啊?
dct_block_0 (
.clk(clk),
.ena(ena),
.ddgo(ddgo),
.x(sample_cnt[2:0]),
.y(sample_cnt[5:3]),
.ddin(ddin),
.dout0(dout_00), // (U,V) = (0,0)
.dout1(dout_01), // (U,V) = (0,1)
.dout2(dout_02), // (U,V) = (0,2)
.dout3(dout_03), // (U,V) = (0,3)
.dout4(dout_04), // (U,V) = (0,4)
.dout5(dout_05), // (U,V) = (0,5)
.dout6(dout_06), // (U,V) = (0,6)
.dout7(dout_07) // (U,V) = (0,7)
);
dctu #(coef_width, di_width, v, 3'h0) dct_unit_0 （
#(coef_width, di_width, v, 3'h0)
是什么意思啊?
像是例化的参数吧
楼上正解，就是module的前几个parameter的例化值
正式參數化。#(後的第一個值對應到parameter 後的第一個參數，
#(後的第二個值對應到parameter 後的第二個參數，以此類推。
路过学习一下
ding！
这是模块例化时参数的传递方式
open the DUT file,you will find some parameter
hehe