done 总是低电平

我在做XILINX SPARTENXC3S250E的动态配置下载功能。在对PROM编程时，DONE引脚总是低电平，CCLK一直产生1.2M的时钟。我对DONE引脚内置上拉，外部也接了2.5V的上拉，电阻值为330。但是我直接对FPGA进行编程是，却很正常，DONE引脚是高电平。不知道是什么原因，请高手指教。

直接在FPGA上编程，DONE是高电平，CCLK是低电平。请高手指教。