一个关于模块例化的问题

小编是这个意思吗?
test x_test(
          .a(),  
          .b(b),
          .c(c)
);

相当于a端是模块test的输出,但到了上层没有用到,所以不连任何信号.
如果你确实希望是这样的,那就没什么问题.综合也不会有问题

我也有同样的问题，不过我用的是vhdl,在例化时没用到的端口应该怎么写呢?比如a端口不用，在端口映射时"a=>a,"这句是不是可以直接省掉不写就行了?

综合有可能被优化掉，仿真没有影响。

我觉得还是尽量不要这么用了。

输入不可悬空，输出可悬空
输入不可悬空，输出可悬空，DC综合没有什么不同的

学到了，谢谢

经常在复用IP的时候都会遇到某些功能在当前系统中不需要了,比如一些测试模式等,这时候就可以将输入port接到无效值,将输出悬空就可以了,不影响你需要保留的功能.但在这样做的时候一定要保证你这部分功能确实是不用了,综合的时候会将相关逻辑综合掉.

ddddddddddddddddddddddddddddddddddddd

应该没问题！

最好不要这样，虽然综合一般不会出问题，不要养成这种习惯为好，还是严谨一点吧。在模块里定义一根wire类型的与它连上比较好。

输入端可以接到固定的无效电平，输出悬空应该没设呢没影响吧

没有什么问题。