微波EDA网,见证研发工程师的成长!
首页 > 研发问答 > 嵌入式设计讨论 > FPGA,CPLD和ASIC > FIR compiler 7.2 数据输入位宽问题

FIR compiler 7.2 数据输入位宽问题

时间:10-02 整理:3721RD 点击:
AD采集为14位,但是在FIR IP核中将输入位宽设置为14位,IP核数据输入端依然为16位。在之后的仿真阶段会报
位宽不匹配的ERROR,请问应该怎么才能把FIRIP核输入改为14位。或者怎么才能不报错


将输入位宽改为14啊,就这样就可以了。

Copyright © 2017-2020 微波EDA网 版权所有

网站地图

Top