FPGA的学习与设计

第二部分  FPGA的学习与设计


第1章  概述
1.1教学目标
1）学会使用Quartus II进行FPGA设计
2）学会使用Verilog语言进行FPGA设计
1.2 FPGA概述
FPGA(Field-programmable gate Array),即现场可编程门阵列；是在PAL、GAL、CPLD等基础上进一步发展的产物。广泛应用于通信、自动控制等， 主要的生产厂家有Altera、Xilinx、Actel等。
FPGA可以用于实现各种接口，实现各种状态控制以及数字处理任务。
与CPLD比较，FPGA 使用了SRAM 工艺，而CPLD FASTFLASH 工艺；FPGA适合时序逻辑、CPLD更适合组合逻辑；FPGA的布线时延不可预测、而CPLD的时序延迟为均匀可预测；FPGA较CPLD具有更高集成度；CPLD无需配置芯片，FPGA需从外部引导配置数据；CPLD较FPGA具有更高的保密性，但却有更多的功耗。
与MCU、DSP、ARM等控制器相比，都是可编程器件；控制器（CPU）指令顺序执行，FPGA为并行；FPGA适用于更高速处理、而控制器侧重于任务繁多的处理；控制器的应用为软件编程（C），而FPGA的编程更偏向于硬件（Verilog VHDL）。
一般的说，FPGA是一种数字系统，输入输出由编程内容确定。本课程将学习使用Quartus软件，采用Verilog HDL语言进行编程，来使得编程后的FPGA的输入输出具有符合设计要求的关系。
1.3 FPGA设计流程
典型的FPGA CAD设计流程如图1所示。
图 1FPGA设计流程
其中CAD流程包含以下步骤：
1.设计输入
所需电路可通过原理图方式或硬件描述语言方式（如Verilog或VHDL）进行设计。
2.综合
输入的设计被综合进入由逻辑元素（LEs，FPGA芯片提供）组成的电路中。
3.功能仿真
综合电路被测试以验证其功能是否正确，次仿真不考虑时序因素。
4.布局布线
CAD Fitter工具决定网表中定义的LEs如何布置成FPGA芯片中的实际LEs。
5.时序分析
分析已布局布线电路中的不同路径的传播延迟，用以指示所需电路的性能。
6.时序仿真
测试已布局布线电路，验证其是否在功能和时序上都正确。
7.编程及配置
设计的电路，通过编程配置开关，被实现到一个物理的FPGA芯片。配置开关用于配置LEs和建立所需线路连接。