小说 JESD
时间：10-02
整理：3721RD
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JESD204b接口已经在国内好几年，但是几乎没有一篇文章和其实际应用相关。
其实对于一个关于JESD204b接口ADC项目来讲一共大致有5个部分：ADC内核，ADC的JESD接口，[color=rgb(68, 68, 68) ！important]FPGA的JESD接口，JESD时钟以及硬件部分。这5部分基本囊括了所需要真正调试的所有部分。
对于ADC内核，其实和一般的ADC相同，含有对模拟信号采样，对采样数据进行AD转换。再细说就有采样时钟频率是否含有对参考时钟有倍频功能，是否具有上下沿采样功能；对于ad转换部分不同公司的产品处理方式不一样，但最终就是将模拟信号转换为数字信号。
对于ADC的JESD接口，这部分相对较复杂。其主要负责将AD转换完的数据通过AD的一组高速串行总线传输到FPGA等。然而对于JESD接口需要有很多的配置，这些配置根据ADC的采样率，JESD帧大小以及时钟进行编写。时间有限，先不细说。
对于FPGA的JESD接口，说句废话就是接收ADC的数据。这里可以选择jesd的IP核，对这个IP核配置需要与对ADC的接口配置一致。
对于JESD时钟，这里主要是三个时钟，devclk--一般为adc采样时钟，专门给adc[color=rgb(68, 68, 68) ！important]芯片；sysref--为参考时钟一般核devclk有整数倍关系，为组帧的参考时钟；coreclk--为fpga的ip 核参考时钟，此时钟需要配合每个lane传输速度以及8b/10b和fpga内部数据位宽确定；硬件部分为整个设计的基础，对于SI部分需要进行验证，最好的办法就是做出ADC与FPGA间每个lane的眼图。不用质疑，fpga是可以画眼图的。
对于这5个的具体细节等有时间再细说，因为涉及的东西太多太多。
svenlif
其实对于一个关于JESD204b接口ADC项目来讲一共大致有5个部分：ADC内核，ADC的JESD接口，[color=rgb(68, 68, 68) ！important]FPGA的JESD接口，JESD时钟以及硬件部分。这5部分基本囊括了所需要真正调试的所有部分。
对于ADC内核，其实和一般的ADC相同，含有对模拟信号采样，对采样数据进行AD转换。再细说就有采样时钟频率是否含有对参考时钟有倍频功能，是否具有上下沿采样功能；对于ad转换部分不同公司的产品处理方式不一样，但最终就是将模拟信号转换为数字信号。
对于ADC的JESD接口，这部分相对较复杂。其主要负责将AD转换完的数据通过AD的一组高速串行总线传输到FPGA等。然而对于JESD接口需要有很多的配置，这些配置根据ADC的采样率，JESD帧大小以及时钟进行编写。时间有限，先不细说。
对于FPGA的JESD接口，说句废话就是接收ADC的数据。这里可以选择jesd的IP核，对这个IP核配置需要与对ADC的接口配置一致。
对于JESD时钟，这里主要是三个时钟，devclk--一般为adc采样时钟，专门给adc[color=rgb(68, 68, 68) ！important]芯片；sysref--为参考时钟一般核devclk有整数倍关系，为组帧的参考时钟；coreclk--为fpga的ip 核参考时钟，此时钟需要配合每个lane传输速度以及8b/10b和fpga内部数据位宽确定；硬件部分为整个设计的基础，对于SI部分需要进行验证，最好的办法就是做出ADC与FPGA间每个lane的眼图。不用质疑，fpga是可以画眼图的。
对于这5个的具体细节等有时间再细说，因为涉及的东西太多太多。
svenlif