FPGA内核

fpga没有内核一说的，只有工作时钟，比方说时钟为100M,那么一个时钟就是1/100M（秒），我把你要延时的信号存入fifo，通过哟一个计数器，当计数器的值等于1us/（1/100M）时在从fifo取出你要延时的信号就完成了延时了

烧写到FPGA中运行程序的速率难道不应该是内核的时钟频率么，我看的那个程序控制延时使用for语句实现的，每个for的执行难道不是FPGA的处理的频率么

1. verilog一般不用for语句的，for语句综合不好
2. for语句执行也是用的工作时钟，即always@（posedge clk）这里的clk就是工作时钟
3. fpga不存在内核时钟，就没有这个概念

虽然不是很清楚答案是什么，但是如果内核频率高于1M赫兹，应该可以根据周期数来实现延迟吧，当然这是实现延迟我所知道的简单一种方法，期待佬来回答