基于FPGA用Verilog HDL设计一个数字时钟
时间：10-02
整理：3721RD
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利用开发板上的十六进制7段数码显示译码器设计一个标准数字时钟，八个数码管分别显示小时、分钟、秒，显示格式为24小时进制格式；具备按键清零功能。
用的是cycloneⅡ
代码有注释的话最好
帮顶
不要做伸手party嘛
呵呵 好像是老师在给学生布置作业的赶脚。
只能帮顶咯
作业还是要自己做的
利用开发板上的十六进制7段数码显示译码器设计一个标准数字时钟，八个数码管分别显示小时、分钟、秒，显示格式为24小时进制格式；具备按键清零功能。
用的是cycloneⅡ
代码有注释的话最好
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不要做伸手party嘛
呵呵 好像是老师在给学生布置作业的赶脚。
只能帮顶咯
作业还是要自己做的