FPGA编译问题。突然变得耗时。

在一个顶层设计中，调用子模块，实例化时，需要将子模块的端口映射到到顶层的输出端口，其中一个映射会严重拖慢编译时间，目前没有等到编译成功过。
但是：顶层同类的输出端口有两个，同时都是来自相同的子模块的输出，其中一个映射正常，另一个顶层的输出端口按照设计被映射就是异常的。如果，该问题端口被其他的底层信号线映射又是正常的。
请问这个是什么问题啊?
谢谢。