FPGA里面关于时序约束的问题。。求大神指导
时间：10-02
整理：3721RD
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小弟新手。刚学FPGA。这边建立SDC后。就约束了clk。其他都没管。但也出现几个警告
（1）Warning: Node: la[2] was determined to be a clock but was found without an associated clock assignment.
他把我一个普通信号。当做了clk。我不理解啊。这个信号我什么都没做。就在一个两段式的状态机里面把这个值存进了FIFO。但la是个30位的数据。偏偏就他第2位。为什么啊
（2）他把我的rst_n也当成了时钟信号。但我怎么约束他呢?因为我看报告。我的复位信号并没有放到全局时钟网络上面。怎么做呢?
（3）Critical Warning: The following clock transfers have no clock uncertainty assignment. For more accurate results, apply clock uncertainty assignments or use the derive_clock_uncertainty command.
Critical Warning: From sys_clk (Rise) to sys_clk (Rise) (setup and hold)
这个警告怎么解决。求解答。
（4）扇出多少算。多啊。我有一组信号。都是。24的扇出。算多吗?应该怎么解决好呢?
谢谢大家的解答。小弟在这里谢过了
（1）Warning: Node: la[2] was determined to be a clock but was found without an associated clock assignment.
他把我一个普通信号。当做了clk。我不理解啊。这个信号我什么都没做。就在一个两段式的状态机里面把这个值存进了FIFO。但la是个30位的数据。偏偏就他第2位。为什么啊
（2）他把我的rst_n也当成了时钟信号。但我怎么约束他呢?因为我看报告。我的复位信号并没有放到全局时钟网络上面。怎么做呢?
（3）Critical Warning: The following clock transfers have no clock uncertainty assignment. For more accurate results, apply clock uncertainty assignments or use the derive_clock_uncertainty command.
Critical Warning: From sys_clk (Rise) to sys_clk (Rise) (setup and hold)
这个警告怎么解决。求解答。
（4）扇出多少算。多啊。我有一组信号。都是。24的扇出。算多吗?应该怎么解决好呢?
谢谢大家的解答。小弟在这里谢过了