凔海笔记之FPGA（四）：Verilog HDL语法简单述
时间：10-02
整理：3721RD
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在百度百科中，是这样介绍Verilog HDL的，它是一种硬件描述语言（HDL:Hardware Description Language），以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。 Verilog HDL和VHDL是世界上最流行的两种硬件描述语言，都是在20世纪80年代中期开发出来的。记得在刚接触FPGA时，还不知道有一种语言叫做VHDL，只是傻傻的跟着特权同学去入门，还好选对了语言入对了门，感谢吴厚航老师。
古人云：“工欲善其事,必先利其器”。对于我们来说，若要拿下FPGA，必先克下Verilog。但若苦学语法而不用，也会因利器而误事。所以，咱先知道点就好啦，说多了，也不敢，毕竟菜鸟我不会/(ㄒoㄒ)/~~
1、模块声明：module……endmodule
module：模块。endmodule:模块结束。显然，这之间要写的是一个模块的内容，也就是Description模块功能。module后面要跟着这个模块的名称，它是模块的标签，格式是这样的：
module 模块名(口1，口2，口3，口4, ………);括号里面的内容就是输入或输出信号的端口声明。一般一个.V文件里面放一个模块。Why?
2、端口声明：input、output、inout。
input ：输入。output：输出。inout：输入输出。如果把模块看成一个黑匣子，那么端口声明就是与外界连接的引线。所以在写模块内容时候，先要定义输入什么，输出什么。我们所做的就是对输入信号的处理及对输出信号的表述。
3、信号类型：wire、reg。
wire：线。reg: register,寄存器。网上有这么一句话，“reg相当于存储单元，wire相当于物理连线”，如果理解了这句话，我想也就理解了这俩个信号类型。wire表示直通，即输入有变化，输出马上无条件地反映（如与、非门的简单连接）。reg表示一定要有触发，输出才会反映输入的状态。但我还是没理解(⊙﹏⊙)b，就先这样吧，这个需要去悟。声明一下哈，信号类型不止这俩个，其他的碰到了再说吧，(*^__^*) 嘻嘻……。
在书写的时候，
wire c; //定义一个一位wire型数据
reg c; //定义一个一位名为a的reg型数据
wire [7:0] b; //定义一个八位的wire数据
reg [7:0] b; //定义一个八位的reg数据
其中。[7:0]表示位宽，只要是整数就好，当然分号左边的数要大于右边的。
4、参数定义：parameter
parameter：参数，百度有这样翻译：“参数，传送到功能或程序并影响其操作的值”。说实话，我对这个翻译爱得很深沉，(?)。值得一提的是，parameter的作用域仅限于该文件，而与之相对的define确因编译器不同会产生不同的效果，所以，在一般情况下，用parameter吧，如果用define还是在该文件的结尾加上一个undef。
5、常量。
学过C语言都知道，常量表示方法有很多种，二进制B、八进制O、十进制D、十六进制H。对于Verilog语言，同样有这几种表示方法，其书写格式可以为 ，4’b1101即为用二进制表示位宽为4的数1101；可以为 这样缺省位宽，由机器系统决定，说实话，我是受不了这样的写法；也可以为 这种表示方法，缺省进制默认十进制。其实无论用那种表示方法，都是为了能够很好地描述所写模块，软件都会给翻译成二进制表示，毕竟机器只有高低电平。
6、连续赋值：assign。
我认为它就是连接内部小模块之间或是模块与外界联系的线的标志。嗯，就这样
7、always模块：
always@(敏感事件列表) 用于描述时序逻辑
敏感事件上升沿 posedge，下降沿 negedge，或电平
敏感事件列表中可以包含多个敏感事件，但不可以同时包括电平敏感事件和边沿敏感事件，也不可以同时包括同一个信号的上升沿和下降沿，这两个事件可以合并为一个电平敏感事件。
在新的verilog2001中“，”和“or”都可以用来分割敏感事件了，可以用“*”代表所有输入信号，这可以防止遗漏。
合法的写法：
always@ *
always@ (posedge clk1,negedge clk2)
always@ (a or b)
8、begin……end
，这个吧，就把它当做C语言里面的{}吧
9、赋值符号：=和<=
这个被称为阻塞赋值和非阻塞赋值，这个可是很有说头的，不过，咱就先知道
a=a+1;
b=b+1;
c=c+1;
这都是顺序执行的，和C语言一样。但
a<=a+1;
b<=b+1;
c<=c+1;
是并行的，是同时工作的，很神奇呀，为啥?以后再谈~
不过我们在always@（*）块语句内的赋值符号使用的是“=”，而always@（posedge XXX）的块语句内的赋值符号使用的是 “<=”
注：摘自夏宇文老师的书
学识浅薄出拙文，如察错误望赐教，小弟在此感涕零。
欲瞧凔海笔记之单片机、FPGA等系列文章，请戳下面链接(*^__^*) 嘻嘻……
凔海笔记
古人云：“工欲善其事,必先利其器”。对于我们来说，若要拿下FPGA，必先克下Verilog。但若苦学语法而不用，也会因利器而误事。所以，咱先知道点就好啦，说多了，也不敢，毕竟菜鸟我不会/(ㄒoㄒ)/~~
1、模块声明：module……endmodule
module：模块。endmodule:模块结束。显然，这之间要写的是一个模块的内容，也就是Description模块功能。module后面要跟着这个模块的名称，它是模块的标签，格式是这样的：
module 模块名(口1，口2，口3，口4, ………);括号里面的内容就是输入或输出信号的端口声明。一般一个.V文件里面放一个模块。Why?
This is coding style！
2、端口声明：input、output、inout。
input ：输入。output：输出。inout：输入输出。如果把模块看成一个黑匣子，那么端口声明就是与外界连接的引线。所以在写模块内容时候，先要定义输入什么，输出什么。我们所做的就是对输入信号的处理及对输出信号的表述。
3、信号类型：wire、reg。
wire：线。reg: register,寄存器。网上有这么一句话，“reg相当于存储单元，wire相当于物理连线”，如果理解了这句话，我想也就理解了这俩个信号类型。wire表示直通，即输入有变化，输出马上无条件地反映（如与、非门的简单连接）。reg表示一定要有触发，输出才会反映输入的状态。但我还是没理解(⊙﹏⊙)b，就先这样吧，这个需要去悟。声明一下哈，信号类型不止这俩个，其他的碰到了再说吧，(*^__^*) 嘻嘻……。
在书写的时候，
wire c; //定义一个一位wire型数据
reg c; //定义一个一位名为a的reg型数据
wire [7:0] b; //定义一个八位的wire数据
reg [7:0] b; //定义一个八位的reg数据
其中。[7:0]表示位宽，只要是整数就好，当然分号左边的数要大于右边的。
4、参数定义：parameter
parameter：参数，百度有这样翻译：“参数，传送到功能或程序并影响其操作的值”。说实话，我对这个翻译爱得很深沉，(?)。值得一提的是，parameter的作用域仅限于该文件，而与之相对的define确因编译器不同会产生不同的效果，所以，在一般情况下，用parameter吧，如果用define还是在该文件的结尾加上一个undef。
5、常量。
学过C语言都知道，常量表示方法有很多种，二进制B、八进制O、十进制D、十六进制H。对于Verilog语言，同样有这几种表示方法，其书写格式可以为 ，4’b1101即为用二进制表示位宽为4的数1101；可以为 这样缺省位宽，由机器系统决定，说实话，我是受不了这样的写法；也可以为 这种表示方法，缺省进制默认十进制。其实无论用那种表示方法，都是为了能够很好地描述所写模块，软件都会给翻译成二进制表示，毕竟机器只有高低电平。
6、连续赋值：assign。
我认为它就是连接内部小模块之间或是模块与外界联系的线的标志。嗯，就这样
7、always模块：
always@(敏感事件列表) 用于描述时序逻辑
敏感事件上升沿 posedge，下降沿 negedge，或电平
敏感事件列表中可以包含多个敏感事件，但不可以同时包括电平敏感事件和边沿敏感事件，也不可以同时包括同一个信号的上升沿和下降沿，这两个事件可以合并为一个电平敏感事件。
在新的verilog2001中“，”和“or”都可以用来分割敏感事件了，可以用“*”代表所有输入信号，这可以防止遗漏。
合法的写法：
always@ *
always@ (posedge clk1,negedge clk2)
always@ (a or b)
8、begin……end
，这个吧，就把它当做C语言里面的{}吧
9、赋值符号：=和<=
这个被称为阻塞赋值和非阻塞赋值，这个可是很有说头的，不过，咱就先知道
a=a+1;
b=b+1;
c=c+1;
这都是顺序执行的，和C语言一样。但
a<=a+1;
b<=b+1;
c<=c+1;
是并行的，是同时工作的，很神奇呀，为啥?以后再谈~
不过我们在always@（*）块语句内的赋值符号使用的是“=”，而always@（posedge XXX）的块语句内的赋值符号使用的是 “<=”
注：摘自夏宇文老师的书
学识浅薄出拙文，如察错误望赐教，小弟在此感涕零。
欲瞧凔海笔记之单片机、FPGA等系列文章，请戳下面链接(*^__^*) 嘻嘻……
凔海笔记
持续跟进 小弟初学，
持续跟进，谢谢讲解
嗯讲的还不错，不过verilog语言确实还要好好学啊