如何减小clock skew？
时间：10-02
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求助大神，clock skew太大，导致时序违规怎么破?时钟由DCM输出，已经过BUFG
首先要了解clock skew是怎么来的：clock skew的评估方式是---在这个时钟通路上所有器件的skew之和（除了负载）；
假设一个100MHz时钟，一个晶振+1个buffer，那么总的skew是晶振的skew+buffer的skew。
这是个硬参数，若skew不满足，最好选用skew小的晶振和buffer