FPGA输出引脚全为高电平
时间：10-02
整理：3721RD
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各位发烧友好，我是一位FPGA初学者，使用AS模式把程序下载到FPGA中，输出的电平全是高电平，我也把不用的引脚设置成As input tri-stated，是不是FPGA短路烧毁了，先感谢大家的解答。
module led(led0,led1,led02,led3
);
output led0,led1,led02,led3;
assign led0 = 1'b0;
assign led1 = 1'b0;
assign led2 = 1'b0;
assign led3 = 1'b0;
endmodule
我写了一个测试程序，下载到fpga中，输出的全是高电平。
module led(led0,led1,led02,led3
);
output led0,led1,led02,led3;
assign led0 = 1'b0;
assign led1 = 1'b0;
assign led2 = 1'b0;
assign led3 = 1'b0;
endmodule
我写了一个测试程序，下载到fpga中，输出的全是高电平。
下载到fpga中，你怎么能看到全是高电平，不是应该写测试文件在modelsim中才能看时序图吗?
我用电压表测的
呵呵，高电平，你输出低电平对吧，电路搞成反相器不就成低电平，具体得结合原理图，还有警告一定要分析一下
可能AS模式下载有问题
用在线烧写试一下