时序警告，新手求问约束的问题

小弟刚学习FPGA不久，仅仅学习了一个普通工作流，但对于时序约束什么的几乎一无所知

最近在编一个模块时，VIVADO综合实现出来Timing那里是红色，WNS TNS为负值，只知道似乎是当前布线延迟过长的意思（我也不知理解的对不对）：

想问一下各位大虾，这个问题该如何处理呢?

看大家说的添加约束是指在VIVADO里面设置些什么然后布线的时候就不会这样WNS TNS为负值了么?

诚心求教！谢谢！

一般可以通过设置编译选项，比如说寄存器复制等等来优化长路径的时序延迟