求助基于FPGA的数字频率计各种资料

同求。设计并制作一台闸门时间为 1s 的数字频率计。
要求
1．基本要求
(1) 频率和周期测量功能 a．被测信号为正弦波，频率范围为 1Hz～10MHz； b．被测信号有效值电压范围为 50mV～1V； c．测量相对误差的绝对值不大于 10-4。 (2) 时间间隔测量功能 a．被测信号为方波，频率范围为 100Hz～1MHz；  b．被测信号峰峰值电压范围为 50mV～1V； c．被测时间间隔的范围为 0.1μs～100ms；  d．测量相对误差的绝对值不大于 10-2。 (3) 测量数据刷新时间不大于 2s，测量结果稳定，并能自动显示单位。

同求，设计并制作一台闸门时间为 1s 的数字频率计。
、要求
1．基本要求
(1) 频率和周期测量功能 a．被测信号为正弦波，频率范围为 1Hz～10MHz； b．被测信号有效值电压范围为 50mV～1V； c．测量相对误差的绝对值不大于 10-4。 (2) 时间间隔测量功能 a．被测信号为方波，频率范围为 100Hz～1MHz；  b．被测信号峰峰值电压范围为 50mV～1V； c．被测时间间隔的范围为 0.1μs～100ms；  d．测量相对误差的绝对值不大于 10-2。 (3) 测量数据刷新时间不大于 2s，测量结果稳定，并能自动显示单位。
望大神帮忙指点。

功能：频率计。具有4位显示，能自动根据7位十进制计数的结果，自动选择有效数据的
--高4位进行动态显示。小数点表示是千位，即KHz。
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity plj is
  port ( start:in std_logic;                      --复位信号
       clk :in std_logic;                      --系统时钟
       clk1:in std_logic;                      --被测信号
       yy1:out std_logic_vector(7 downto 0);     --八段码
       w1 :out std_logic_vector(3 downto 0));    --数码管位选信号
end plj;
architecture behav of PLj is
signal b1,b2,b3,b4,b5,b6,b7:std_logic_vector(3 downto 0);  --十进制计数器
signal bcd:std_logic_vector(3 downto 0);                --BCD码寄存器
signal q :integer range 0 to 49999999;                  --秒分频系数
signal qq : integer range 0 to 499999;                   --动态扫描分频系数
signal en,bclk:std_logic;                             --使能信号，有效被测信号
signal sss : std_logic_vector(3 downto 0);               --小数点
signal bcd0,bcd1,bcd2,bcd3 : std_logic_vector(3 downto 0);
--寄存7位十位计数器中有效的高4位数据
begin
second:process(clk)                     --此进程产生一个持续时间为一秒的的闸门信号
begin
  if start='1' then q "0000" then bcd3 "0000" then bcd3 "0000" then bcd3 yy1(7 downto 1) yy1(7 downto 1) yy1(7 downto 1) yy1(7 downto 1) yy1(7 downto 1) yy1(7 downto 1) yy1(7 downto 1) yy1(7 downto 1) yy1(7 downto 1) yy1(7 downto 1) yy1(7 downto 1)<="1111111";
  end case;
end process;
end behav;

楼上的大神，有么有原理图或者仿真图。

居然是竞赛题目...

这不是今年竞赛题吗?