第四周：用Verilog HDL设计

先来回答上周的两个问题。

问题1、       8位循环移位寄存器

源代码

1. module shift
   
2.         (
   
3.         input                                clk,rstn，
   
4.         output        reg        [7:0]                dout
   
5.         );
   
6. /***************************************/
   
7. always@(posedge clk or negedge rstn)
   
8.         begin
   
9.         if(！rstn)
   
10.                 dout[7:0]<=8'b00000001;
    
11.         else
    
12.                 dout[7:0]<={dout[6:0],dout[7]};
    
13.         end
    
14. /***************************************/
    
15. endmodule
    
16. 
    
17. 
    

一般的，我们在给模块复位、清零或置数等的时候，会使用异步操作。这样用有什么用呢?就是在复位、清零或置数等的时候是可以独立进行，不受时钟的约束。

问题2、D触发器（上升沿触发）

源代码如下：（参考）

1. module d
   
2.         (
   
3.         input        clk,clr,din,
   
4.         output        q;
   
5.         );
   
6.         reg din,q;
   
7. /***************************************/
   
8. always@(posedge clk)
   
9.         if(clr)
   
10.                 q<=0;
    
11.         else
    
12.                 q<=din;
    
13. /***************************************/        
    
14. endmodule
    

一个时序器件（指触发器或锁存器）就是一个一位存储器。锁存器是电平敏感存储器件，触发器是沿触发存储器件。

触发器也被称为寄存器，在程序中体现为对上升沿或下降沿的探测，Verilog 中采用如下方法表示：

posedgeclk-------- 上升沿

negedgeclk-------- 下降沿

本周题目是：用VerilogHDL设计

1、带同步置位、上升沿触发的触发器

2、带异步复位和时钟使能、上升沿触发的触发

下周练习预告：分频器设计

往期回顾：

【FPGA每周一练】FPGA的HDL建模第三周

【FPGA每周一练】FPGA的HDL建模第二周

【FPGA每周一练】FPGA的HDL建模第一周

回答一个

1. module DFF(
   
2. clk,
   
3. d,
   
4. set_n,
   
5. rst_n,
   
6. q
   
7. );
   
8. 
   
9. input clk;
   
10. input d;
    
11. input set_n;
    
12. input rst_n;
    
13. output q;
    
14. reg q;
    
15. 
    
16. always@(posedge clk or negedge rst_n)
    
17. begin
    
18.    if(！rst_n)
    
19.     q<= 1'b0;
    
20.   else if(！set_n)
    
21.     q<= 1'b1;
    
22. else
    
23.    q<=d;
    
24. end
    
25. 
    
26. endmodule

加油啊~！最近没空来，但还是很希望持续更新

1. //带异步复位和时钟使能、上升沿触发的触发器
   
2. 
   
3. module DFF_CK_EN (Data, Clk, Reset, En, Q);
   
4.         input Data, Clk, Reset, En;
   
5.         output Q;
   
6.         parameter U_DLY = 1;
   
7.         reg Q;
   
8. always @ (posedge Clk or negedge Reset)
   
9.         if ( ~Reset)
   
10.                 Q <= 1'b0 ;
    
11.         else if (En)
    
12.                 Q <= #U_DLY Data ;
    
13. endmodule

1. //带同步置位、上升沿触发的触发器
   
2. module DFF_SYNC_PRE (Data, Clk, Preset, Q);
   
3.         input Data, Clk, Preset;
   
4.         output Q;
   
5.         parameter U_DLY = 1;
   
6.         reg Q;
   
7. always @ (posedge Clk )
   
8.         if ( ~Preset)
   
9.                 Q <= #U_DLY 1'b1 ;
   
10.         else
    
11.                 Q <= #U_DLY Data ;
    
12. endmodule

小编您好！请问在Verilog钟两个串联的非门（做延时用的）被优化掉了怎么解决啊?可以指点一下吗?谢谢

Q <= #U_DLY Data的 #U_DLY 用意是什么?

固定单位延时。。

怎么没有更新了，