源同步的约束该怎么加？

最近遇到个问题，想请教一下大家
FPGA和一个芯片使用源同步的方式通讯，输出一个时钟CLK和一个数据总线Data
Data在内部由全局失踪clk0驱动，想知道Data的offset约束该怎么加啊?
我是这样写的：

1. 源代码里：
   
2. (* KEEP="TRUE"*) wire clk0;
   
3. assign CLK=clk0; //输出时钟clk0到管脚CLK
   
4. ucf里：
   
5. NET "Data " OFFSET= OUT 3 ns AFTER  "clk0" FALLING;

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结果在编译的时候，ISE报告因为Data不是由clk0驱动的所以把该约束忽略掉了。
这是何故呢?难道实际驱动生成Data的时钟被改名了?

说个实话，除非你的资源用得非常紧张，在你都很担心的情况下，才加偏移约束，否则即使加上，也起不了多大作用。
而且你是在out加偏移约束，源同步一般是不理会发送端的，基本都是在接收端做文章，而接收端主要是通过调整类似xilinx的iodelay这种东西来实现，不是通过加什么约束，芯片级的通信，偏移约束已经意义不大。

clk0 是data 的驱动时钟吗? (程序中)