Verilog 参数传递问题

1. 1.top模块：module connect
   
2.   (
   
3.     CLK,
   
4.     RSTn,
   
5.     Output_Led,
   
6.     Mode_Key
   
7.   );
   
8.   input CLK;
   
9.   input RSTn;
   
10.   input[2:0] Mode_Key;
    
11. 
    
12.   output[2:0] Output_Led;
    
13. 
    
14.   wire CLK_Led;
    
15. 
    
16.   led_w_dir U1
    
17.   (
    
18.     .CLK(CLK),
    
19.     .RSTn(RSTn),
    
20.     .Mode_Key(Mode_Key),
    
21.     .Output_Led(Output_Led),
    
22.     .CLK_Led(CLK_Led)
    
23.   );
    
24. 
    
25.   div_frequency U2
    
26.   (
    
27.     .CLK(CLK),
    
28.     .RSTn(RSTn),
    
29.     .Output_CLK(CLK_Led)
    
30.   );
    
31. 
    
32. endmodule
    
33. 
    
34. 2.分频模块
    
35. module div_frequency
    
36.   (
    
37.     CLK,
    
38.     RSTn,
    
39.     Output_CLK
    
40.   );
    
41.   ////////
    
42.   parameter Width_Div =1;
    
43.   parameter Factor_Div =1;
    
44. 
    
45.   input CLK;
    
46.   input RSTn;
    
47. 
    
48.   output Output_CLK;
    
49. 
    
50.   reg[Width_Div:0] Count;
    
51.   reg Output_CLK;
    
52.   ////////
    
53.   always@(posedge CLK or negedge RSTn)
    
54.     if(！RSTn)
    
55.       begin
    
56.         Count <= 0;
    
57.         Output_CLK <= 0;
    
58.       end
    
59.     else
    
60.       if(Count <= Factor_Div)
    
61.         begin
    
62.           Count <= Count + 1'b1;  
    
63.         end
    
64.       else
    
65.         begin
    
66.           Count <=0;
    
67.           Output_CLK <= ~Output_CLK;
    
68.         end
    
69. 
    
70. endmodule
    
71. 
    
72. 
    
73. 3.流水灯模块
    
74. `include "div_frequency.v"
    
75. module led_w_dir
    
76.   (
    
77.     CLK,
    
78.     RSTn,
    
79.     Mode_Key,
    
80.     Output_Led,
    
81.     CLK_Led
    
82.   );
    
83.   ////////////
    
84.   defparam div_frequency.Width_Div = 23,div_frequency.Factor_Div = 10_000_000;
    
85.   ////////////
    
86.   input CLK;
    
87.   input RSTn;
    
88.   input CLK_Led;
    
89.   input[2:0] Mode_Key;
    
90. 
    
91.   output[2:0] Output_Led;
    
92. 
    
93.   reg[2:0] Output_Led;
    
94.   reg[2:0] Count;
    
95.   ///////////////
    
96.   always@(posedge CLK_Led or negedge RSTn)
    
97.     if(RSTn == 1'b0)
    
98.       begin
    
99.         Output_Led <= 3'b111;
    
100.         Count <= 3'b000;
     
101.       end
     
102.     else
     
103.       if(Mode_Key == 3'b000)
     
104.         begin
     
105.           if(Count <= 3'd2)//3'b2 is illegal
     
106.             begin
     
107.               Count <= Count+1'b1;
     
108.               Output_Led <= {Output_Led[1:0],1'b0};
     
109.             end
     
110.           else
     
111.             begin
     
112.               Count <= 3'b0;
     
113.               Output_Led <= 3'b001;
     
114.             end
     
115.         end
     
116.         else if(Mode_Key == 3'b111)
     
117.         begin
     
118.           if(Count <= 3'd2)
     
119.             begin
     
120.               Count <= Count+1'b1;
     
121.               Output_Led <= {1'b0,Output_Led[2:1]};
     
122.             end
     
123.           else
     
124.             begin
     
125.               Count <= 3'b0;
     
126.               Output_Led <= 3'b100;
     
127.             end
     
128.         end
     
129. 
     
130. endmodule

不推荐这么搞，参数传递，应该在上一级模块完成最合适，怎么跑其它模块里去了，你应该在top模块里修改div_frequency里面的参数，而且别用defparam这么奇葩的定义，一般的parameter就行了，推荐里你定义在模块div_frequency的参数列表里，
比如
module #(
parameter a,
patameter b
) div_frequency (
input clk;
....
output wire dat_o
);
....
endmodule