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走线层参考核电压平面有问题吗?

时间:10-02 整理:3721RD 点击:
由于走线多,有几组DDR的数据线夹在地层和电源层的中间。电源层的电源是CPU的核电压(1.0v  50A)。都是整层铺的。没有夸分割。这样做有问题吗?

最好参考DDR的工作电压层,可以在电源层把这个电源区域划分出来

50A?
这么大的电流,你确定要铺地?

这样应该不好吧

合理的层叠设计,走线到pwr平面的距离大于2倍的线到GND的距离,影响就很小了。

最好不要这样走,这样会影响的DDR的运行速率,也不建议参考1.5V,因为这样还是存在跨电源平面的现象。还是建议增加叠层。

是不是笔误啊?有50A么,大电流要单独考虑了。

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