synplify pro综合出的edif文件可以用布局布线工具布线吗？

synplify pro综合出的edif文件可以用布局布线工具布线吗?
不太清楚最终的过程是怎样的
先拿仿真器波形仿真
然后用synplify pro综合出网表?
然后把网表导入到布线工具里面?最后实现layout?

Edif文件相当于芯片的网表，你说的布局布线是指FPGA的布局布线吗?这个好像跟板级的PCB设计没有直接联系哦。

  这个不了解！

不是FPGA
如果是fpga就直接使用它自带的综合工具生成它对应的下载格式即可
是这个软件导出的这个edif文件可以供类似caence这样的布线工具画图layout吗?【以数字电路为先】

这样可以最终综合出版图文件吗?

这个应该用Cadence对应的IC设计工具才行吧，Allegro应该是不能直接导入。

这个和allegro没有任何关系
因为上面我说的是vhdl或者verilog hdl综合出来的
这些都是微观电路级别的，和cmos电路ttl电路可能相关

所以allegro当然就不会支持了

那你用Expedition吧，Expedition带有EDIF的接口。