求解：端接疑问

一般都是 串联端接靠近源端放置；并联端接靠近末端放置。这里说的靠近源端和靠近末端有没什么要求啊。即，我想问的是：串联电阻与源端的距离；并联电阻与末端的距离有没有什么规律或者计算公式呢?二者之间的距离太大会有什么样的影响呢?

装一个pads9.3里面的hyperlynx8.1.1组件就干这个用，你可以学一下。pads9.3 pads论坛有链接种子可下1.2G文件容量。

楼上知道就告诉哈原因，你知道别人就一定会你说的那些软件么?

串联端接与源端距离一般在500mil以内不会有问题，并联端接也一样。如果信号沿很陡就需要仿真软件的仿真结果来决定。

非常感谢您的回答。但我还是不怎么明白，为什么在500mil以内就没有问题呢?这个500mil是怎么来的呢，有没些理论的相关解释呢。

与源端挨的近是为了使匹配电阻和信号内阻看做一个整体，从而使得内阻+匹配电阻=传输线阻抗，要是离得远的话内阻和匹配电阻之间也会发生反射，这个长度和信号的上升时间有关系，毕竟信号的上升时间是不同的，所以为了方便和保险起见，经验是离得越近越好，具体可以用仿真软件确定。

就串联端接来看，分成三部分：驱动器的输出电阻+信号线+串联端接电阻。如果中间的信号线过长，则信号在输出电阻和信号线连接处发生反射，在信号线和串联端接电阻连接处发生反射。端接就没有意义了。但是要是中间的信号线比较短，就可以看做是集总线，反射就可以忽略了。多少算短，小于波长的1/6，最少。

非常感谢您的回复，要的就是这个小于1/6波长！

谢谢您的回复！

一般的芯片上升沿在0.5ns左右，它的1/6是83ps，PCB上外层的走线传输速度一般是140ps/1000mil，那么我回答的500mil就是70ps左右小于83ps，可以认为是集中元件不需要考虑传输线问题。如果1ns的那就可以更长些，但现在工艺越来越先进，沿越来越陡了，1ns芯片会越来越少。

谢谢您的详细回复！让我彻底明白了它是如何进行计算的！非常感谢！

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末端并联电阻怎么达到阻抗匹配的很模糊，求指教。有书说把负载看成是容性负载，这样的话并联电阻怎么也不能跟传输线的特征阻抗匹配吧。