请高手讲解一下并联端接原理吧

如上图，Rp是并联端接电阻。按照要求，Rp应该等于Z0。我不太明白：
1、为什么加入Rp以后，整个电路的阻抗就匹配了呢?
2、为什么要求Rp=Z0，也就是说这是怎么算出来的?
请大家不吝赐教哈。谢啦！

其实这个问题并不难，
我们不防换个思路想想，不端接会怎么样?
sorry，卖个关子，大家一起讨论下吧！

小编被卖关子啦，小弟急：）
对于端接电阻下拉到地的方式，我的理解是：端接电阻和负载并联，由于负载输入阻抗很大，所以并联总电阻约等于Z0（端接电阻值等于Z0），则传输线和负载总阻抗基本匹配，从而基本消除反射。
你看这样理解对吗?
对于端接电阻上拉到高电平就不怎么理解了，请指教。

楼上理解很对，上拉到高电平是一个概念，而如果同时上拉和下拉，则相当于这两2个电阻并联，并联值等于Z0即可。

理清思路：
1.下拉如果不接的话，负载处于空载状态下，反射系数是1，电压完全反射回去，反射回来的电压叠加在原电压上，很有可能会击穿芯片。
2.上拉到高电平是为输入信号提供独立的电压源，来满足电压跳变速度的要求.不过电压翻转时有直流功耗。

shark4685，上拉方式是如何达到阻抗匹配的呢?
还有，你说的“上拉到高电平是为输入信号提供独立的电压源，来满足电压跳变速度的要求” 这句话如何理解?能举个例子吗?我理解上拉到高电平为输入信号提供了偏置电压，拉高了低电平。“满足电压跳变速度”是什么意思呢?
谢谢！

恩，不错的讨论，大家可以都多参与。

数字信号在传输的过程中，电压的幅度和上升延和下降沿都会衰减，
在末端上拉，可以补偿电压衰减的幅度，补偿上升时间，从而提高电路的驱动能力，
你可以用仿真软件自己搭个简单的拓扑结构，仿真下，
对学习这些匹配方式还是有很好的效果的！

上拉方式是如何达到阻抗匹配的大佬们一直没说，我也一直糊涂中。
谁给讲讲吧。

我猜這是一個講解概念的簡化電路，若單邊上拉或下拉，會造成邏輯電平的不平衡，不是一個理想的端接，但若是把它看成 SSTL 的戴維寧端接就比較可以理解，
其中在輸入端點同時接一個等值的上拉及下拉電阻，在高頻時就就相當於兩個電阻並聯，這個並聯的電阻值若等於傳輸線的 Z0，則為一個理想的端接結構，這就
相當於一個連結到 1/2 VDD 的並聯端接電路。

实际的端接境况往往是多种结合的方式，小编详了解各种端接的利弊，
在实际设计情况中，根据PCB的设计情况，结合仿真，
合理的添加端接是最好的办法。

最好自己用软件仔细看看，研究一下。
并联端接要注意驱动器的驱动能力，不是什么片子都适合并联端接的。
还有注意并联端接对高低电平的影响。

    博士，刚学完你的教程呢，还没开始学仿真。现在只是想从原理上来理解。期待你的仿真教程。

  于争是那个大名鼎鼎的于博士么?

  电容较小，信号slew rate有限，所以buffer容抗很大。
不过这么接，功耗也上去了