重新思考快速宽频ADC中的数字下变频

高性能GSPSADC为基于赛灵思FPGA的设计解决方案带来板载DDC功能

宽带每秒数千兆个样本(GSPS)模数转换器(ADC) 为高速采集系统带来众多性能优势。这些ADC在高采样率和输入带宽下提供较宽的可见频谱。然而，有些情况需要宽带前端，有些则要求能够滤波并调谐为较窄的频带。

当应用只需要较窄带时，用ADC采样、处理和传送宽带频谱本身就低效，而且还耗能。当数据链路占用赛灵思FPGA中的大量高速收发器，只为在后续处理中对宽带数据进行抽取和滤波时，就会产生不必要的系统负担。赛灵思FPGA收发器资源可以得到更好的分配，以接收所需的低带宽并疏导来自多个ADC的数据。可在FPGA的多相滤波器组信道器中针对频分复用(FDM) 应用进行额外滤波。

高性能GSPS ADC现将数字下变频(DDC)功能在信号链中进一步提升，以使其位于基于赛灵思FPGA的设计解决方案的ADC之中。该方案为高速系统架构师提供了多种新的设计选择。然而，由于该功能对ADC来说相对比较陌生，因此工程师可能就DDC模块在GSPS ADC中的运行存在一些设计相关问题。让我们理清一些最常见的问题，以便设计人员能够更有信心地使用这种新技术。

为了充分获得DDC的性能优势，设计中还要包含滤波器-混频器组件以作为抽取的补充。

什么是抽取？

最简单的定义，抽取就是只观察ADC输出样本中具有周期性的子部分，而忽略其他部分。结果就是通过下采样来有效降低ADC采样率。例如，ADC的M抽取模式只输出第M批样本中的第一个，舍弃之间的所有其他样本。对每个M的倍数，重复该方法。

样本抽取本身只能有效减小ADC采样率，并相应地作为低通滤波器。如果没有频率变换和数字滤波，抽取只会在频域中将基波的谐波以及其他杂散信号相互叠加。

DDC的作用是什么？

既然抽取本身无法阻止频带外信号的叠加，那么DDC是如何做到的？

为了充分获得DDC的性能优势，设计必须包含滤波器-混频器组件作为抽取功能的补充。数字滤波能从狭义上的频带（由抽取比率设定）中有效消除带外噪声。DDC的典型数字滤波器实现方案是一个有限脉冲响应(FIR) 滤波器。由于没有反馈，这种滤波器只与过去的输入有关。滤波器的通带应匹配抽取后的转换器有效频谱。

DDC滤波器应该多宽？

DDC的抽取比率通常基于整数因数，即2的幂次方（2, 4, 8, 16等）。不过，抽取比率实际上可以是基于DDC架构的任意比率，包括小数抽取。对于小数抽取的情况，在抽取前通常需要一个插值计算模块来实现有理分数比率。

图1 – 采用低通滤波器和NCO的频率变换可在所需频率下有效实现带通滤波器。频率规划能确保不想要的谐波、尖刺和图像落在频带以外。

图2 – 抽取比率为8的DDC能让赛灵思Artix-7的16 GTP 6.6Gbps收发器支持八个ADC，每个都通过两条JESD204B通道传送抽取后的I/Q数据，反之只能支持两个ADC，每个通过八条通道输出完整带宽。

理想情况下，数字滤波器应准确匹配抽取频率带宽并滤去频带以外的一切干扰。然而，实际的有效滤波器带宽无法准确匹配抽取比率的整个带宽。因此，滤波器带宽将是抽取频率的一定百分比，例如85%或90%。举例来说，抽取因数为8的滤波器的有用带宽实际上可能是采样率除以10或fs/10。DDC滤波级必须具备较低的通带纹波和较强的阻带混叠抑制能力。

频率是固定的吗？

下个问题是DDC滤波器的频率是固定的，还是能进行调谐并集中于某个所需的特定频带。

我们已经讨论了DDC的抽取和滤波级。不过，只有在所需频率处于从DC开始的滤波器通带之内时才有意义。如果不是这样，我们需要采取方法将滤波器调谐到不同的频谱部分以观察有用信号。可利用数控振荡器(NCO)在第一个或第二个奈奎斯特区域内调谐窄带。NCO用来将滤波器频带调谐和混合到宽带频谱的不同部分（图1）。

数字控制字提供采样率的小数分频器，频率布置分辨率由数字控制字中所使用的位数来设定，可实现对有用频带的混合。控制字具备相应的调谐范围和分辨率，以便将滤波器放在所需的位置。典型的NCO控制字可能多达48位分辨率，跨越采样频率的两个奈奎斯特频带，这对大多数应用来说足够了。

NCO带有一个混频器。该器件工作方式很像模拟正交混频器，可将NCO频率作为本地振荡器，以执行对真实、复杂输入信号的下变频。

滤波器紧跟在频率变换级后面。在所需的载波频带向下调谐到DC以后，滤波器就能有效降低采样率，同时能有效抑制在调谐后的有用带宽周围由临近的无用载波产生的混叠现象。

单个8抽取DDC能够使赛灵思Artix-7 FPGA系统可支持的ADC数量提高至四倍。

将输入信号通过混频降至基带时，由于过滤了负像，因而会出现6 dB的信号